上機考 NOR

module top;

wire A, B, C, D, NA, NB, NC, ND, NF, F1, F2, F3, F4, F5, F6, F;
system_clock #800 clock1(A);
system_clock #400 clock2(B);
system_clock #200 clock3(C);
system_clock #100 clock4(D);

nor a1(NA, A, A);
nor a2(NB, B, B);
nor a3(NC, C, C);
nor a4(ND, D, D);
nor r1(F1,A,B,NC);
nor r2(F2,A,NC,D);
nor r3(F3,B,NC,D);
nor r4(F4,NB,C,ND);
nor r5(F5,NA,C,ND);
nor r6(F6,NA,NB,ND);
nor r7(NF,F1,F2,F3,F4,F5,F6);
nor r8(F,NF,NF);

endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;

initial clk=0;

always
 begin
#(PERIOD/2) clk=~clk;
 end

always@(posedge clk)
 if($time>1000)$stop;

endmodule

三位元加法器結構

adder1 M1(Cin,A1,B1,A2,B2,A3,B3,Cout1,Cout2,Cout3,Sum1,Sum2,Sum3);
endmodule

module adder1(Cin,A1,B1,A2,B2,A3,B3,Cout1,Cout2,Cout3,Sum1,Sum2,Sum3);
output Cout1,Sum1,Cout2,Cout3,Sum2,Sum3;
input A1,B1,A2,B2,A3,B3,Cin;
and I1 (A1andB1, A1, B1);
xor I2 (A1xorB1, A1, B1);
and I3 (And1, A1xorB1, Cin);
or I4 (Cout1, A1andB1, And1);
xor I5 (Sum1, A1xorB1, Cin);

and I6 (A2andB2, A2, B2);
xor I7 (A2xorB2, A2, B2);
and I8 (And2, A2xorB2, Cout1);
or I9 (Cout2, A2andB2, And2);
xor I10 (Sum2, A2xorB2, Cout1);


and I11 (A3andB3, A3, B3);
xor I12 (A3xorB3, A3, B2);
and I13 (And3, A3xorB3, Cout2);
or I14 (Cout3, A3andB3, And3);
xor I15 (Sum3, A3xorB3, Cout2);
endmodule

一位元全加法器

and a1(Z1, A, B);

xor a2(Z2, A, B);

and a3(Z3, Z2, Cin);

or a4(Cout, Z1,Z3);

xor a5(Sum, Cin,Z2);

一&二位元

一位元

                                                                          二位元

3bit多工器，不太會做QQ

多工邏輯閘2

真值表

多工 邏輯閘1

補交上禮拜作業

module top;

wire A, B, C, OUT1, OUT2;

system_clock #400 clock1(A);

system_clock #200 clock2(B);

system_clock #100 clock3(C);

and a1(OUT1, A, B);

and a2(OUT2, OUT1, C);

endmodule

module system_clock(clk);

parameter PERIOD=100;

output clk;

reg clk;

initial clk=0;

always

 begin

#(PERIOD/2) clk=~clk;

 end

always@(posedge clk)

 if($time>1000)$stop;

endmodule

今天上課學到and邏輯閘的應用概念

雖然不太會((被打

但是會努力的

上課程式碼截圖

上課程式碼截圖

Intel的Broadwell微架構

Broadwell是英特爾（Intel）於2015年1月在消費性電子展（CES）發表的處理器架構代號，是tick-tock模式中Haswell微架構的14nm製程改進版本。移動領域為主，桌面領域為輔。

Broadwell將會採用多晶片模組設計。電壓調節模組可能會從CPU分離出來，以減少熱量的產生。

Broadwell可配合Intel 9系晶片組使用。

路線圖

2013年9月10日，Intel在Intel開發者論壇上展示了14nm處理器的樣板。Intel行政總裁Brian Krzanich聲稱（相比Haswell）新晶片將令電力消耗會有30%的改善。

2013年10月21日，一幅Intel路線圖顯示K系Broadwell處理器和Haswell refresh處理器將一同於2014年末到2015年初推出。這跟9系晶片組推出的時間吻合，由於LGA 1150供電要求的改變，新處理器可能必須配合新的9系晶片組一同使用。

2014年移動版處理器的路線圖還未有發布。不過，已知伺服器處理器Broadwell-E/EP/EX將會於2015年推出。

2014年9月推出平板、Ultra book專用的Core M處理器，但是使用Core M的產品預計在聖誕節前後出貨、2015年市場上才會有大量產品。

2015年1月6日推出用於筆記本電腦的Broadwell-U處理器，6月18日推出用於桌上型電腦的Broadwell-C處理器。

Intel的微處理器架構路線圖，從 NetBurst以及P6至Skylake

資料來源自:維基百科

IC設計工程師必備證照!!!!!!!!!!-----------IC佈局設計能力鑑定-----必備verilog

數位IC設計能力鑑定資訊

■ 考試費用：學科筆試與術科實作合報2000元（推廣期間業界人士八折優惠，學生六折優惠，團體報名另有優惠）

■ 證照重要性與舉辦目的：

    (1)考生具備熟悉數位電路邏輯設計之各種輔助工具與設計流程(包含Verilog coding, logic synthesis, simulation, DFT, FEC, STA, cell library…等等)。

    (2)考生具備Verilog硬體描述語言設計IC能力。

    (3)鑑定成績可提供各校參考做為未來學生畢業之條件。

    (4)鑑定成績可提供未來學生入學面試及工作面試的能力依據。

    (5)鑑定及格之考生可證明自己在數位IC設計上擁有基本的知識與專業能力。

■ 報考資格：

    (1)大專以上在學學生

    (2)業界人士（已經或想要從事設計相關產業之工程師）

■ 測驗內容：(詳細內容依簡章公告為主)

科目	鑑定內容
學科筆試	以數位電路邏輯設計概念(包含大專院校教科書之Digital System, Logic Design, Logic Synthesis and Verification, VLSI Testing…等)、Verilog語法以及數位IC設計EDA工具流程為主；內容包含:  1. Logic design  2. Verilog coding  3. Logic Synthesis  4. Logic Verification  5.Testing  6.Power & Timing Analysis
術科實作	由主辦單位提供指定題目、設計規格、設計方塊圖及相對應之測試向量，考生在考試時間內利用標準元件數位電路設計方式完成符合規格之晶片設計。 術科實作評分之4個主要項目為： (A)Verilog coding須符合題目所要求之功能規格 (B)Verilog coding須通過主辦單位所提供之nLint rule檢查 (C)邏輯合成後之gate-level simulation驗證完全無誤 (D)電路合成軟體時序分析驗證須符合題目所要求之規格

■ 測驗題型：

測驗項目	學科筆試	術科實作
題數	50	2
作答時間	100分鐘	300分鐘
測驗內容	選擇 50 題	基礎 1 題，進階 1 題

■ 合格標準：

筆試成績需達 80 分以上，術科成績需達 70 分以上，可取得授證資格。

■ 實作成績分佈說明：

資料來源自:國研院晶片中心